内容 隐藏
1 FPGA 设计中的 AXI4 实现
2 AXI4 Implementations in FPGA Designs
2.1 学习内容
2.2 要求
2.3 描述
2.4 本课程适合谁：

FPGA 设计中的 AXI4 实现

AXI4 Implementations in FPGA Designs

了解 AXI4 总线实现，适用于您在 Intel/Altera 或 AMD/Xilinx 中的下一个 FPGA 设计

 学习内容

  • 了解基于 FPGA 的 AXI4 总线协议，包括 AXI4-Lite 和 AXI4 Stream，以及 VHDL 和 Verilog 中的 RTL/验证
  • AXI4 总线信号和主/从握手
  • 验证 AXI4 协议并连接到供应商 IP
  • Verilog 和 VHDL 中的仿真演示，带有示例代码文件

 

 要求

  • 了解 VHDL 或 Verilog 中的基本 FPGA 逻辑设计。使用行为模拟器的一些经验可能会有所帮助。

 描述

适用于 AXI4 总线协议所有方面的完整指令系列，包括 AXI4 Stream、AXI4-Lite 和 AXI4。 每种风格的 AXI4 都有详细描述的总线流量、握手和信号要求。 包括 AXI4 每个子集中的 Master 和 Slave 的示例实现，以及使用 edaplayground 中的示例测试台进行仿真演示，以及使用 vivado 框图和 AXI4 协议检查的 vivado 进行仿真演示。

我们了解每种 AXI4 风格之间的差异，其中 AXI4 Stream 协议用于从主站到从站的单向批量数据传输，而无需寻址信息。  AXI4 Stream 协议是最容易实现的，也是最常见的。

AXI4-Lite 协议是我们学习如何实现的另一个通用接口。  我们充分了解 AXI4-Lite 主站如何与 AXI4-Lite 从站握手，同时使用地址和数据，并允许单字写入和读取，并在有效或错误事务上做出从站响应。

完整的 AXI4 协议提供最高的数据带宽，突发模式高达 256 字，大小为 128 字节。 有 5 条独立的总线，包括地址写入总线、数据写入总线、地址读总线、读总线和写回复总线，每条总线都有单独的握手，因此需要广泛的理解才能成功实现 RTL 组件。

本课程适合谁：

  • FPGA 逻辑设计人员和 FPGA 嵌入式软件设计人员
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